检索结果-内蒙古大学图书馆

作者：闫良海东南大学

学位级别：硕士

SoC(System on Chip)是当今微电子技术的主要发展趋势。在SoC设计中，ip(intellecturalproperty)技术以其可重用特性，大大提高了复杂系统产品的开发效率，降低了开发成本，成为SoC的关键技术之一。\n 数字ip电路相对成熟，并在SoC... 详细信息

SoC(System on Chip)是当今微电子技术的主要发展趋势。在SoC设计中，ip(intellecturalproperty)技术以其可重用特性，大大提高了复杂系统产品的开发效率，降低了开发成本，成为SoC的关键技术之一。\n 数字ip电路相对成熟，并在SoC广泛应用；模拟电路与环境温度(T)、电源电压(V)及生产工艺(P)密切联系，P、V、T变化或漂移都会对模拟电路的性能及其稳定性产生重大影响，严重时导致系统失效。即使功能相同的模拟电路在不同的应用场合，由于参数改变都会导致电路的重新设计，设计效率远远低于数字电路，成为产品开发效率的瓶颈。模拟电路模块的ip化设计，使之达到稳定性和通用性的统一，难度很大，但对提高设计效率意义重大。\n 本文设计了一个基本模拟带隙基准(BGR)ip模块，它在温度改变、电源电压波动和工艺漂移的情况下都能保持较好的性能，甚至在跨工艺后仍保持基本功能。并由BGR ip设计出了一个七级环振OSCip。\n 在LDO和PWM DC/DC两个电源管理系统中应用了上述ip电路。系统性能稳定，且大大提高了设计效率。\n 当前手持电子产品芯片的低功耗设计是大势所趋。本文ip电路同样顺应此趋势。

关键词：模拟ip 基准振荡器低压运放电源抑制比温度系数 ip电路模拟电路

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Magma FineSim^(TM)工具对模拟ip设计的支撑———单电源宽带锁相环电路的设计

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中国集成电路 2010年第5期19卷 44-49,66页

作者：马卓陈吉华郭阳赵振宇中南CAD中心

电路模拟仿真是模拟ip设计过程中最为耗时的环节,尤其对于锁相环ip,设计的周期往往取决于模拟仿真收敛的时间。某型嵌入式微处理器芯片的锁相环ip,要求共享数字部分的电源网络且具有较宽的工作频率(输入频率10MHz～100MHz,输出频率50MHz... 详细信息

电路模拟仿真是模拟ip设计过程中最为耗时的环节,尤其对于锁相环ip,设计的周期往往取决于模拟仿真收敛的时间。某型嵌入式微处理器芯片的锁相环ip,要求共享数字部分的电源网络且具有较宽的工作频率(输入频率10MHz～100MHz,输出频率50MHz～900MHz可调)。该设计指标对电路的模拟验证工作带来巨大的挑战,需要模拟验证的工艺角与工作条件的组合多达近百种,传统的Spice方法不可能在可接受的设计周期内完成模拟验证工作。Magma公司的FineSim工具在保证全Spice精度的情况下,基于大规模并行计算平台,使用多线程/多进程的方式加速电路模拟验证的过程,多机条件下加速比超过了3。该锁相环ip在0.13μmCMOS工艺线上进行了搭载实验,实测结果表明该锁相环完全满足了设计要求。

关键词：电路模拟模拟ip 锁相环并行SPICE FineSim

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Barcelona新模拟ip:硅验证可综合定制ip

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电子设计应用 2003年第3期 104-104,101页

作者：罗翠钦本刊记者

由于消费和通信领域对模拟电路的需求日益增加,在过去5年中SoC对混合信号功能的需求一直处于上升态势,到2005年,65%以上的SoC将包含模拟部件.通信和消费设备(如移动电话、DVD播放机、高速网络、数码相机等)的普及,将迫使数字电路中加入... 详细信息

由于消费和通信领域对模拟电路的需求日益增加,在过去5年中SoC对混合信号功能的需求一直处于上升态势,到2005年,65%以上的SoC将包含模拟部件.通信和消费设备(如移动电话、DVD播放机、高速网络、数码相机等)的普及,将迫使数字电路中加入模拟部分,成为一种前所未有的发展趋势.

关键词：数字电路 Barcelona公司模拟电路模拟ip 硅验证

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SOC芯片的高速模拟ip测试方法学

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中国集成电路 2010年第12期19卷 68-71页

作者：曾培雄苏哲彬倪绵喜陈宏铭智原科技(上海)有限公司芯片技术部

很多SoC芯片里会使用SATA物理层,PCIE物理层以及DDR2/DDR3物理层等高速模拟ip。这些高速模拟ip需要被自动测试设备完整的测试。自动测试设备的高速测试选项就是用来测试高速ip,但随之而来的是测试成本的增加。智原科技利用内建自测试方... 详细信息

很多SoC芯片里会使用SATA物理层,PCIE物理层以及DDR2/DDR3物理层等高速模拟ip。这些高速模拟ip需要被自动测试设备完整的测试。自动测试设备的高速测试选项就是用来测试高速ip,但随之而来的是测试成本的增加。智原科技利用内建自测试方法来取代费钱的自动测试设备的高速测试选项。内建自测试提供了最具成本效率的方法。高速模拟ip内建自测试的故障覆盖率很高,所以我们不再需要自动测试设备的高速测试选项及其所带来的高成本。

关键词：物理层模拟ip 自动测试设备内建自测试故障覆盖率

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基于g_m/I_d参数的CMOS运算放大器设计重用方法

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电子学报 2019年第8期47卷 1626-1632页

作者：于浩郭裕顺李康杭州电子科技大学电子信息学院

模拟电路的设计重用是提高模拟与混合信号集成电路设计效率的重要途径.本文提出了一种基于gm/Id参数的不同工艺之间同一结构电路的设计移植方法.方法的基本思想是保持移植前后电路中部分关键MOS管的gm/Id参数,从而使移植后电路的性能也... 详细信息

模拟电路的设计重用是提高模拟与混合信号集成电路设计效率的重要途径.本文提出了一种基于gm/Id参数的不同工艺之间同一结构电路的设计移植方法.方法的基本思想是保持移植前后电路中部分关键MOS管的gm/Id参数,从而使移植后电路的性能也基本保持不变.介绍了基于BSIM等模型的gm/Id匹配及移植电路参数确定方法.给出了一个Miller补偿两级运放及一个折叠共源共栅运放从0.35μm工艺到0.18μm、0.13μm、90nm工艺的移植仿真结果.与现有方法相比,本文方法可以更小的计算代价,得到性能基本相同、但功耗与面积缩减的电路.

关键词：模拟集成电路设计模拟ip 设计重用工艺移植

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高电源噪声抑制比带隙基准源设计

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华侨大学学报（自然科学版） 2012年第3期33卷 265-268页

作者：吴丽丽华侨大学信息科学与工程学院福建厦门361021

采用CSMC 0.35μm工艺,通过在电源和带隙基准源电路间插入电流源缓冲级的方法,设计提高带隙基准源电源噪声抑制能力的带隙基准源.在最低工作电压不变的情况下,所设计的带隙基准电源大幅度提高了电路的电源抑制比,且功耗低.仿真结果表明... 详细信息

采用CSMC 0.35μm工艺,通过在电源和带隙基准源电路间插入电流源缓冲级的方法,设计提高带隙基准源电源噪声抑制能力的带隙基准源.在最低工作电压不变的情况下,所设计的带隙基准电源大幅度提高了电路的电源抑制比,且功耗低.仿真结果表明:电源抑制比值为110dB/40dB,Iq=12μA,Vmin=2.4V,可作为模拟ip(知识产权)且易集成于单片系统中.

关键词：带隙基准源电源噪声抑制比低工作电压低功耗模拟ip

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低压CMOS运放的可复用设计

低压CMOS运放的可复用设计

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作者：赵现伟西安电子科技大学

学位级别：硕士

目前片上系统(SoC)大多是采用深亚微米工艺设计的。基于缩短IC设计周期的考虑,特别在数字电路系统设计中,ip设计复用(reuse)技术得到广泛的重视和发展,但对于模拟ip的设计复用技术的研究和应用则相对落后,迫切需要开展针对模拟ip的设计... 详细信息

目前片上系统(SoC)大多是采用深亚微米工艺设计的。基于缩短IC设计周期的考虑,特别在数字电路系统设计中,ip设计复用(reuse)技术得到广泛的重视和发展,但对于模拟ip的设计复用技术的研究和应用则相对落后,迫切需要开展针对模拟ip的设计复用技术研究。同时随着便携式电子产品的普及,低电压设计已成为电路系统工作的基本要求。本论文设计工作来源于西安电子科技大学电路设计研究所的科研项目“模拟ip设计复用和验证技术研究”,以模拟集成电路中最基本和最重要的单元——运算放大器作为研究对象,对其在片上系统设计中的可复用和低电压设计进行深入研究。首先详细介绍了ip设计复用的重要性以及模拟ip复用的发展局限,其次针对低电压CMOS运算放大器的可复用设计要求,分别讨论并设计实现了低压运算放大器的电路设计和版图设计。基于台积电TSMC0.6umCMOS工艺,利用Cadence、Hspice等EDA工具,对所设计的低压可复用运算放大器进行了仿真验证。仿真结果表明,该运放的性能指标优良,电源电压工作范围可达5～2.5V。典型情况下,开环增益为102dB,增益带宽为6.25MHz,相位裕度88.77度,电源电压抑制比80dB,共模抑制比为72dB,可满足大多数数模混合电路及片上系统内的应用要求。本设计已成功应用于XDM02项目中,流片结果表明该低压运放工作正常。

关键词：模拟ip 设计复用低电压运算放大器

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CMOS模拟运算放大器的设计重用

CMOS模拟运算放大器的设计重用

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作者：石明福杭州电子科技大学

学位级别：硕士

目前,在集成电路和系统的设计中基于ip核的设计已得到广泛应用。ip核通常被分为硬核、软核和固核。对数字电路,三种类型的ip核都已得到广泛应用。但对于模拟电路,由于其设计自动化水平较低,所以当前广泛应用的只有硬核,即经工艺流片验... 详细信息

目前,在集成电路和系统的设计中基于ip核的设计已得到广泛应用。ip核通常被分为硬核、软核和固核。对数字电路,三种类型的ip核都已得到广泛应用。但对于模拟电路,由于其设计自动化水平较低,所以当前广泛应用的只有硬核,即经工艺流片验证通过的设计版图。这只有当该ip核的各种性能参数要求与设计者的应用需求完全匹配时才可行,否则,就无法利用这样的硬核。为了实现模拟电路更广泛意义上的基于ip的设计,需要研究当应用需求或工艺条件发生变化时,如何从已完成的一个具体电路设计出发,通过设计参数的改变,即resizing,尽快得到新的设计。本文研究的即是如何将一个在某一工艺线上已设计好的电路模块,在保持主要性能指标基本不变的要求下,通过resizing移植到新的工艺。文章的主要工作是提出了运算放大器电路设计重用的一种新方法。与文献中已有的工作类似,方法的基本思想是设法匹配移植前后电路的工作电流和部分MOS管的小信号跨导gm、输出电导gds,从而保证关键的电路性能指标不变,不同的是具体实现匹配的方法。本文采用的是通过求解基于BSIM模型的沟道电流、跨导与输出电导匹配方程的方法,克服了现有方法中由于采用不准确模型存在误差的问题。文章给出了Miller补偿两级运算放大器、单端输出折叠式共源共栅放大器、及带共模反馈的全差分折叠式共源共栅放大器等电路从0.35μm工艺到0.18μm工艺的移植实例,通过移植前后MOS管的参数及电路性能指标的比较,证明了本文设计重用方法的可行性与有效性。

关键词：模拟电路设计模拟ip 电路设计重用工艺移植

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一款可同时用于Sepic和Boost型转换器的抗振铃电路

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计算机与数字工程 2007年第9期35卷 196-199页

作者：尹璐田欢华中科技大学电子科学与技术系武汉430074

分析Sepic/Boost型DC-DC转换器产生振铃的原理的基础上,设计一种可以同时使用在Sepic和Boost型DC-DC转换器的抗振铃电路。该电路具有一定的通用性,可以作为模拟ip使用。此电路已经成功的应用于DC-DC转换器芯片中,具有很大的应用前景。

关键词：模拟ip Boost/Sepic 转换器 DC-DC开关电源抗振铃

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工业用32位微控制器的挑战

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电子产品世界 2008年第2期15卷 105-107页

作者： Ian Anderton MIPS科技公司

32位MCU可提供更高的计算性能和存储器、低功耗、集成的连接性和软件支持,满足复杂电机控制等工业应用需要。

关键词：微控制器 32位微处理器内核模拟ip

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