检索结果-内蒙古大学图书馆

作者：苏钰洤浙江大学

学位级别：博士

电力系统中的电弧故障可能会对设备造成重大损坏,甚至导致电气火灾和人员危险。而传统的断路器无法及时有效地甄别出串联故障电弧,更无法进行定位和隔离。由此设计专用于串联交流电弧故障检测与定位的片上系统芯片有着重要的研究和应用... 详细信息

电力系统中的电弧故障可能会对设备造成重大损坏,甚至导致电气火灾和人员危险。而传统的断路器无法及时有效地甄别出串联故障电弧,更无法进行定位和隔离。由此设计专用于串联交流电弧故障检测与定位的片上系统芯片有着重要的研究和应用价值,同时也能提高电弧故障检测系统的集成度,降低成本和功耗。围绕这一主题,论文针对电弧故障的采集、检测与定位等环节,从关键技术研究、关键模块和算法实现以及系统集成和开发三个层面开展,设计完成了用于串联电弧故障检测的低成本、低功耗的片上系统芯片,并基于该芯片平台实现了电弧故障的定位。具体的研究工作内容和创新点如下:（1）针对电弧故障检测片上系统对保障电弧故障准确采集、实时检测以及快速响应的时钟发生器的需求,提出了一种基于新型双调谐数控振荡器的高性能全数字锁相环。其中,数控振荡器采用具有粗调级和细调级的数模转换器控制阵列方案。整个锁相环电路在实现低抖动、快速锁定的同时,不需要任何附加电路、可完全采用自动布局布线流程,具有可移植性,且硬件开销小,可极大缩小芯片面积。利用所提出的双调谐数控振荡器,本文在标准55 nm CMOS工艺下完成了一款高性能全数字锁相环,芯片面积为0.001 mm2。测试结果表明,设计的全数字锁相环在1.0 V电源电压下功耗为112.32μW,可在55个参考时钟周期内实现快速锁定。在输入参考频率10 MHz、预分频输出频率100 MHz的情况下,RMS jitter为14.4 ps,参考杂散为-48 d Bc,在1 MHz频率偏移下相位噪声为-82.06 d Bc/Hz。（2）针对电弧故障检测片上系统对低成本、低功耗电弧故障信号采集电路的需求,进行了高性能逐次逼近型模数转换器的研究和设计。为减少单位电容数量,减少硬件开销,提出了一种低功耗低成本的四分段电容阵列,基于此实现了一款逐次逼近型模数转换器。该转换器采用标准55 nm CMOS工艺流片验证,面积为0.0256mm2,功耗为34.73μW,可实现57.16 d B的SNDR。为了进一步提高转换精度,论文对电容阵列进行改进,并引入不添加额外冗余电容的冗余技术,以及动态元件匹配和电容交换等技术,提出了一种免校准高性能电容阵列数模转换器结构,在满足高精度需求的同时,无需额外校准电路,电路结构简单,硬件开销少,降低了设计与制造成本。该数模转换器也采用标准55 nm CMOS工艺实现,与前一款采用的四分段结构相比,该设计无需额外校准电路,可以将模数转换器的SNDR提高16 d B,且实现了161 d B的Fo MS,面积0.13 mm2。（3）针对电弧故障检测与定位系统对小尺寸、低功耗、低成本和高集成度的需求,设计了一款电压电流双域电弧故障检测与定位片上系统芯片,其主要特点包括:a)基于逐次逼近型模数转换器的电弧故障信号采集电路,可以同时对低压配电系统中的电压信号和电流信号进行采集;b)基于全数字锁相环的时钟管理单元,可以保障电弧故障的准确采集、实时检测与快速响应;c)提出了一种电压电流双域电弧故障检测算法,通过离散小波变换对电弧故障电压信号与电流信号进行特征提取,并进行阈值比较。根据电流域的比较结果可对故障电弧进行判定,再根据电压域的比较结果,可对故障分支进行判别。该系统芯片在标准55 nm CMOS工艺下流片验证。测试结果表明,该芯片可在80 ms内对故障电弧进行快速检测,识别率为97.5%。与此同时,根据采集到的电压信号和电流信号中的异常情况,可以对电弧故障分支进行判别。（4）针对电弧故障检测与定位系统对低成本以及快速电弧故障定位方法的需求,提出了一种基于阻抗测距法的逐次逼近故障定位算法,在满足低成本需求的同时,可快速找寻故障点,为电力系统在运行模式下对串联电弧故障进行定位提供了可能性。结合实现的电弧故障检测与定位片上系统,提出了多支路复杂低压配电系统中实现电弧故障检测与定位的应用模型。本文通过分析发生串联电弧故障的配电线路等效模型,基于实现的电弧故障检测与定位片上系统芯片,建立配电线路故障位置与电流信号和电压信号的定位方程,基于逐次逼近思想快速地确定故障区间,并根据设定的搜寻精度确定故障点。该算法在Matlab中进行建模仿真,测试不同配电线路长度不同故障位置的相对定位误差,以及不同噪声工况条件下的故障定位效果。结果表明,在信号噪声比大于45 d B时,相对定位误差仍然小于设定的搜寻精度1%。

关键词：电弧故障采集电弧故障检测电弧故障定位片上系统全数字锁相环逐次逼近型模数转换器低功耗低成本

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一种用于SAR ADC的高能效高面效DAC（英文）

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湖南师范大学自然科学学报 2017年第3期40卷 58-63页

作者：胡云峰易子川何志红电子科技大学中山学院电子薄膜与集成器件国家重点实验室中山分实验室中国中山528402 深圳市国华光电科技有限公司中国深圳518110

数模转换器(DAC)是逐次逼近型模数转换器(SAR ADC)能耗的重要来源之一.为了降低DAC能耗,提出一种高能效高面效DAC结构,该结构包含四个子DAC.在DAC转换过程中,通过采用附加步技术,使同边的两个子DAC结合产生所需要的DAC输出电压.而且,子... 详细信息

数模转换器(DAC)是逐次逼近型模数转换器(SAR ADC)能耗的重要来源之一.为了降低DAC能耗,提出一种高能效高面效DAC结构,该结构包含四个子DAC.在DAC转换过程中,通过采用附加步技术,使同边的两个子DAC结合产生所需要的DAC输出电压.而且,子DAC结合可使所需的单位电容数量减少,能耗降低.仿真结果表明,相比于传统的DAC结构,文中提出的DAC结构可降低99.89%的能耗,节省96.875%的单位电容数量.

关键词：高能效高面效逐次逼近型模数转换器子DAC结合附加步

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高性能低功耗SAR ADC的研究与设计

高性能低功耗SAR ADC的研究与设计

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作者：高俊枫电子科技大学

学位级别：博士

模数转换器(Analog-to-Digital Converter,ADC)是模拟和数字接口的关键芯片,也是现代电子系统的重要组成部分。相比传统高速高精度ADC,逐次逼近寄存型(Successive Approximation Register,SAR)ADC具有功耗低和面积小的优势。同时,SAR AD... 详细信息

模数转换器(Analog-to-Digital Converter,ADC)是模拟和数字接口的关键芯片,也是现代电子系统的重要组成部分。相比传统高速高精度ADC,逐次逼近寄存型(Successive Approximation Register,SAR)ADC具有功耗低和面积小的优势。同时,SAR ADC一般不需要模拟线性增益模块,使得其结构更适应集成电路工艺的演进路线,与数字电路的集成度也更高,在新型工艺下能够获得更高的采样率和精度,进而满足雷达、通信、测量测控、仪器仪表等电子设备的性能需求,在低功耗可嵌入式系统和移动设备中有着广阔的应用前景,是目前模数转换领域的研究热点和重点之一。为了提高SAR ADC的性能,本文详细分析了SAR ADC的系统架构和原理以及误差来源:比较器的噪声和失调误差、比较器的功耗和速度分析、DAC的噪声和线性度、DAC的开关方式以及功耗和复杂度的关系、DAC的采样和建立误差、控制逻辑的结构和速度分析、控制逻辑的亚稳态错误等方面。本文主要研究了高速低功耗SAR ADC和高精度低功耗SAR ADC的系统结构、误差修正、速度和功耗优化以及电路实现等方面。针对高速低功耗SAR ADC的噪声、失调和速度等问题,论文的主要工作和创新点包括:(1)提出了改进的噪声和失调容忍模型,可以容忍几十m V的静态或者动态失调误差,并优化噪声性能,同时提高12%的量化速度,功耗仅增加15.5%,最差性能提高2位,性能稳定性大幅度提升。(2)提出了新型基于DAC和噪声优化的失调校准技术,通过DAC测量和平均的方式将失调误差减小到1位以内,并且不减慢比较器速度和增加比较器功耗。(3)提出了基于流水线的混合结构SAR ADC,相比传统SAR ADC提高了30%的系统速度,并避免了其它混合结构ADC中运放的功耗和非线性的影响,功耗得以大幅度下降。(4)在电路设计和实现中,提出了如下的新电路结构:噪声和失调可调的动态比较器,减小50%以上的动态失调误差;高速低功耗单级动态比较器,速度提高8%,同时功耗下降20%;具有亚稳态错误抑制能力的新型高速异步控制逻辑,每一位延迟仅有2级反相器;新型自定制高精度DAC版图,精度达到0.6%,满足11位SAR ADC的精度要求;共模稳定的基于虚拟共模电压的DAC开关方式,在没有外部共模电压时实现DAC共模稳定,同时减小了95%的DAC功耗。根据上述工作,本文设计实现了3个SAR ADC的电路,包括:130nm CMOS工艺下10位50MS/s的SAR ADC、65nm CMOS工艺下10位100MS/s的SAR ADC和8位500MS/s混合结构的SAR ADC。10位50MS/s SAR ADC的测试性能达到8.9位ENOB(低频)和8位ENOB(高频),功耗约为1.09m W,FOM分别为46.0f J/conv(低频)和87.6f J/conv(高频),低频70d B以上的SFDR表明DAC线性度达到11位。10位100MS/s SAR ADC的版图提参后仿性能达到9.4位ENOB,功耗约为1m W,FOM为15f J/conv。8位500MS/s混合结构SAR ADC的电路仿真性能达到7.49位,功耗约为1.53m W,FOM为17f J/conv。针对高精度低功耗SAR ADC的失配和精度问题,本文的主要工作和创新点包括:(1)提出了多种新型DAC开关方式,通过减少最大误差点的电容翻转次数获得了95%的DAC功耗优化和1倍的线性度提升(相对传统结构)。(2)提出了新型无冗余失调和噪声抑制的DAC失配误差校准模型,利用零输入差分信号测量失调和失配误差,同时采用了不同数量小电容的增减来弥补失配误差,并且通过平均的方式减小噪声误差的干扰,最后获得了平均10.9位ENOB的校准性能,最差性能比校准前提高至少2位。(3)提出了信号无关的DAC失配误差自适应数字校准算法,利用DAC注入2个校准信号并求差,然后将差值和标准值比对得到误差测量结果,通过最小二乘法(LMS)算法减小测量误差值,并且收敛得到传输函数的实际系数,算法校准后的性能平均达到11位ENOB,收敛时间为20000个采样点,平均性能比校准前提高4位。

关键词：逐次逼近型模数转换器低功耗噪声和失调容忍失配校准控制逻辑

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一种二进制缩放重组电容加权SAR ADC

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微电子学与计算机 2020年第6期37卷 24-29页

作者：曲维越张钊锋梅年松中国科学院大学微电子学院北京100000 中国科学院上海高等研究院上海021210

基于TSMC 180 nm CMOS工艺,设计了一款12位100 KS/s低功耗逐次逼近型模数转换器(SAR ADC).为克服高精度下比较器失调与参考电压抖动对SAR ADC性能的影响,采用二进制缩放重组的方法实现电容加权,提高了SAR ADC的性能.与传统冗余校准技术... 详细信息

基于TSMC 180 nm CMOS工艺,设计了一款12位100 KS/s低功耗逐次逼近型模数转换器(SAR ADC).为克服高精度下比较器失调与参考电压抖动对SAR ADC性能的影响,采用二进制缩放重组的方法实现电容加权,提高了SAR ADC的性能.与传统冗余校准技术相比,在未增加额外的冗余电容的情况下实现了校准的功能,并且保证了输入信号的摆幅.另外,采用低功耗开关切换方式、动态比较器和动态SAR逻辑有效降低了功耗.仿真结果表明,在0.7 V电源电压下,采样率为100 KS/s时,SAR ADC的有效位数为11.79 bit,功耗只有0.95μW,FOM值仅2.68 fJ/conv.

关键词：二进制缩放重组电容加权逐次逼近型模数转换器低功耗

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基于比较器亚稳态抑制技术的8位320 MS/s SAR ADC

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微电子学 2019年第2期49卷 153-158,167页

作者：王文捷邱盛徐代果中国电子科技集团公司第二十四研究所重庆400060 模拟集成电路国家重点实验室重庆400060

提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC... 详细信息

提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)>43 dB,无杂散动态范围(SFDR)>53.3 dB。SAR ADC核的芯片面积为0.021 mm^2,在Nyquist采样率下,优值为29 fJ/step。

关键词：逐次逼近型模数转换器比较器亚稳态抑制技术转换时间复用技术

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二阶误差反馈型失配误差整形16位500 kS/s SAR ADC

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微电子学 2022年第2期52卷 306-311页

作者：施雨达陈群超福州大学物理与信息工程学院福州350116

为了解决高精度逐次逼近型模数转换器(SAR ADC)中电容失配对精度的影响,设计了一种二阶误差反馈型失配误差整形(EFMES)16位精度、500 kS/s采样率、3.3 V工作电压的SAR ADC。采用二阶EFMES结构和动态元件匹配技术,降低了电容失配对ADC精... 详细信息

为了解决高精度逐次逼近型模数转换器(SAR ADC)中电容失配对精度的影响,设计了一种二阶误差反馈型失配误差整形(EFMES)16位精度、500 kS/s采样率、3.3 V工作电压的SAR ADC。采用二阶EFMES结构和动态元件匹配技术,降低了电容失配对ADC精度的影响。该EFMES SAR ADC采用SMIC 0.18μm CMOS工艺设计。在输入信号幅度为2.6 V、采样率为500 kS/s时,该ADC的功耗为8.382 mW,SNDR为93.67 dB,ENOB为15.27位,基于SNDR的FoM为168.4 dB。

关键词：逐次逼近型模数转换器电容失配误差反馈型失配误差整形动态元件匹配

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应用于高速SAR ADC的高能效开关方案

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微电子学 2021年第6期51卷 812-817页

作者：张俊邓红辉桑庆华合肥工业大学微电子设计研究所合肥230009

介绍了一种应用于高速逐次逼近型模数转换器的新型高能效电容开关方案。基于2bit/cycle结构,采用两个分裂电容阵列作为数模转换器。通过单边充电操作,在减小电容阵列动态功耗和总面积的同时,提高了电容的建立速度。在最后一个量化周期中... 详细信息

介绍了一种应用于高速逐次逼近型模数转换器的新型高能效电容开关方案。基于2bit/cycle结构,采用两个分裂电容阵列作为数模转换器。通过单边充电操作,在减小电容阵列动态功耗和总面积的同时,提高了电容的建立速度。在最后一个量化周期中,只在电容阵列的单边引入共模电压基准,并只用一个比较器参与量化,在获得更高精度的同时,进一步降低了电容阵列的动态功耗。相比传统1bit/cycle电容开关方案,该新型电容开关方案在提升系统量化速度约2倍的同时,降低了电容阵列平均功耗83%,减小了电容总面积50%。相比其他2bit/cycle开关方案,在精度、电容总面积和功耗方面均有不同程度的改善。

关键词：逐次逼近型模数转换器两比特/周期低功耗电容开关方案

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一种基于VCM开关切换的12位20 MS/s SAR ADC

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微电子学 2022年第2期52卷 276-282页

作者：张辉柱甘泽标曹超周莉山东大学微电子学院济南250101

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样... 详细信息

设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。

关键词：逐次逼近型模数转换器 VCM开关切换分段式电容阵列

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运动型脑机接口中神经元峰电位记录与检测的关键技术研究

运动型脑机接口中神经元峰电位记录与检测的关键技术研究

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作者：周寅浙江大学

学位级别：博士

肢体残障患者数量庞大,有助于其运动机能的恢复的技术在国内外都受到高度重视。近年来发展起来的运动型脑机接口技术通过记录大脑皮层运动区域的神经元峰电位信号,将运动信息解析出来,转化为控制义肢、轮椅等的电子信号,使得肢体不健全... 详细信息

肢体残障患者数量庞大,有助于其运动机能的恢复的技术在国内外都受到高度重视。近年来发展起来的运动型脑机接口技术通过记录大脑皮层运动区域的神经元峰电位信号,将运动信息解析出来,转化为控制义肢、轮椅等的电子信号,使得肢体不健全人群能够恢复部分生活所需的基本功能。目前,运动型脑机接口目前已发展至灵长类动物及个别人类受试实验阶段,取得了较好的成果,其前景令人鼓舞。然而运动型脑机接口技术的发展迄今仍面临诸多难题和挑战需要解决。如长期记录实验对峰电位检测算法鲁棒性的新要求;神经信号记录电极通道数增加对神经信号记录前端电路在输入阻抗、功耗和面积等方面的挑战;神经信号无线传输的需求对系统集成和微型化的挑战等。针对上述挑战,本文将对运动型脑机接口中神经元峰电位记录和检测的关键技术展开研究。研究内容包括以下几个方面:1、低噪声、低功耗、小面积的仪表放大器的设计技术研究。仪表放大器是将脑机接口中植入式电极采集到的微弱神经信号放大的模块。本文分析了峰电位信号记录应用中仪表放大器的设计需求,包括信号幅值带宽范围、电极直流失调电压抑制、高输入阻抗等,并对直流失调抑制技术和输入阻抗提升技术进行了研究。文章创新地将斩波结合自调零的噪声抑制技术引入到了电容耦合的放大器拓扑中。由于采用了电容耦合拓扑结构不同于电流和电阻型的放大器结构,它不会带来额外的噪声和功耗;而斩波结合自调零的噪声抑制技术能够得到较低的噪声而不需额外的面积进行低通滤波。因此放大器在满足低噪声的同时,功耗较低、面积较小。本文研究的仪表放大器的设计技术通过0.18μm工艺流片测试得到验证,结果良好。2、低功耗、小面积的模数转换器的设计技术研究。模数转换器是仪表放大器的后续电路模块,用以将放大后的神经信号数字化。考虑到低功耗、小面积的需求,文章针对逐次逼近型ADC展开研究。逐次逼近型ADC的电路结构比较固定,主要包括电荷再分配型电容阵列、时域比较器和逻辑控制电路等。以低功耗、小面积为目标,本文分别对ADC各个模块展开了研究。文章首先研究了电容阵列的设计技术,采用了一种混合型开关切换策略,相比于传统的基于共模电压的开关策略,可以将电容面积及平均功耗都减少四分之三。随后在研究现有时域比较器的基础上,提出了一种新颖的基于阶梯型压控延时技术的比较器,相较与传统压控延时单元,能够得到较大的增益以及较好的噪声性能。最后,在逻辑控制电路中,使用了新型的时钟分配电路进一步减少了 ADC的功耗。本文研究的模数转换器的设计技术通过0.18μm工艺流片测试得到验证,结果良好。3、基于概率的峰电位检测算法的研究。峰电位检测是将峰电位从神经信号中提取出来的过程。在脑机接口实验中及应用中,需要对峰电位进行长达数月的记录和检测,在这过程中,信号记录的神经环境难免发生变化,因此需要检测算法具有无监督性、自适应性和高鲁棒性的特定。针对上述要求,本文提出了一种新颖的基于概率的EC-PC峰电位检测算法。相较于已有的检测算法,该算法在信号的概率密度分布的框架下处理数据,使其能够追踪不同的背景噪声及信号强度,自适应地给出一个合理的阈值,因此在多种不同的神经元峰电位信号采集环境下,都能有较好的检测结果,鲁棒性较好。同时,EC-PC算法采用概率阈值这一参数,能够大致预判峰电位检测精度,首次将阈值设定与检测结果联系了起来,对于实验员如何设定峰电位检测阈值具有重要的指导作用。文章给出了原理介绍、公式推导并使用了仿真神经信号及真实记录的神经信号对算法进行了验证。此算法复杂度适中,能够支持在线实时检测,已通过ASIC实现。最后,特别针对简化算法复杂度,本文在同样的概率密度分布的框架下,又提出一种基于噪声估计的峰电位检测算法,在保持EC-PC算法鲁棒性的同时,将算法复杂度从O（NLogN）降低为O（N）,更适用于系统微型化及在线实时检测。

关键词：运动型脑机接口低噪声仪表放大器逐次逼近型模数转换器峰电位检测

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用于信息物理融合系统的模拟接口电路设计

用于信息物理融合系统的模拟接口电路设计

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作者：宋雄浙江大学

学位级别：博士

信息物理融合系统可实现对大规模复杂系统和广域环境的实时感知,动态监控和及时反馈。因此,需要大量的传感器和嵌入控制器来实现系统的实时信号采集和精确控制。其中嵌入式控制器的核心模块包含了数字信号处理器,无线收发机和模拟接口... 详细信息

信息物理融合系统可实现对大规模复杂系统和广域环境的实时感知,动态监控和及时反馈。因此,需要大量的传感器和嵌入控制器来实现系统的实时信号采集和精确控制。其中嵌入式控制器的核心模块包含了数字信号处理器,无线收发机和模拟接口电路。以模拟接口电路为例,其核心功能包含了对模拟、数字和射频信号等多种类型信号的处理,面临着大量的设计挑战。研究并设计低功耗、低成本、灵活和通用的模拟接口电路对信息物理融合系统的广泛应用具有重要意义。本论文的研究内容主要集中在这些接口电路的关键技术,并设计了关键模块。从低功耗、低成本、灵活性和通用性等设计考虑出发,本文具体的研究工作内容如下:(1)具有dB线性增益控制特征的大带宽可变增益放大器的研究和设计。本论文提出一种新型可变增益放大器的拓扑结构。所设计的可变增益放大器实现了大带宽和PVT鲁棒性,设计采用了电流复制技术,直接级联技术和温度补偿技术。基于所提出的拓扑结构,论文首先展示了采用电阻负载的可变增益放大器。测试结果表明,电阻负载的可变增益放大器的增益控制范围为41dB,dB线性误差为0.6dB,带宽为580MHz。为了减小PVT对可变增益放大器性能的影响,论文进一步提出了基于有源负载的可变增益放大器。该设计采用有源负载来降低工艺和供电电压对性能的影响,并通过温度补偿电路来降低温度对性能的影响。该设计技术也得到了流片验证。测试结果表明:基于双极型晶体管的有源负载可变增益放大器增益控制范围为51dB,dB线性误差为0.65dB,带宽为740MHz。基于偏置亚阈值区MOS的有源负载可变增益放大器增益控制范围为45dB,dB线性误差为0.85dB。为了进一步减小工艺对可变增益放大器性能的影响,研究和设计了基于电流分流的有源负载可变增益放大器。基于仿真验证,该电路可以通过改变偏置电流来改变带宽。所研究的可变增益放大器都可以通过改变级联数目,来改变增益控制范围。(2)14位逐次逼近型模数转换电路的研究和设计。为了简化结构和降低功耗,该电路采用了上级板采样技术和劈开电容结构,优化了电容校准算法,减少了冗余电容数目。采用劈开电容结构来减少一个参考电压,从而去除了一个参考电压缓冲器,进而降低了电路的整体功耗。优化的电容校准算法是基于高段电容之间的切换产生电压误差,并通过低段电容量化电压误差,来求得高段电容的真实权重。冗余位电容的使用可以纠正高位的比较错误,同时简化电容校准算法。基于Matlab的行为级仿真表明,所采用的电容校准算法可以将SAR ADC的SFDR提升29dB,SNDR提升23dB。同时,该逐次逼近型模数转换器采用了上级板采样,减少了开关切换的次数,进一步降低了功耗。基于Cadence IC仿真表明,所设计的逐次逼近型模数转换器的有效位数为13.7位。(3)数字发射机中核心模块的研究和设计。本论文采用了Σ-?调制技术,实现了低功耗、小面积的射频数模转换器。论文设计并测试验证了基于Σ-?调制2位数字输出的RFDAC。测试结果表明,基于Σ-?调制2位数字输出的RFDAC存在本振泄漏和非线性的问题。为了进一步抑制本振泄漏和减少非线性,设计了基于Σ-?调制1位数字输出的RFDAC。同时,该RFDAC可以通过搭建半数字FIR滤波器减少噪声。本论文采用二维振荡器的注入锁定分频器的结构设计了多相位时钟发生器。所提出多相位时钟发生器可以通过编程的方式改变总延时从而实现分频比的编程控制。为了验证所研究的多相位时钟发生器具有可变分频比的功能,基于该结构的4/5分频器采用标准的0.18μm CMOS工艺制造。测试结果表明,该4/5分频器的工作频率范围为4.8至6.2GHz,最大功耗为0.5m W,具有可精确控制的分频比。

关键词：信息物理融合系统可变增益放大器逐次逼近型模数转换器数字发射机,射频数模转换器多项位时钟生成器

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