检索结果-内蒙古大学图书馆

计算机辅助设计与图形学学报 2006年第1期18卷 62-68页

作者：鲁巍吕涛杨修涛李晓维中国科学院计算技术研究所先进测试技术实验室

针对目前已有的可观测性覆盖评估方法计算复杂度高、时间开销大的问题,建立了一种可观测性信息模型,并在此基础上提出一种可观测性语句覆盖评估算法.该算法采用变量的赋值与引用作为分析基础,计算效率大大提高,同时可以很容易地与其他... 详细信息

针对目前已有的可观测性覆盖评估方法计算复杂度高、时间开销大的问题,建立了一种可观测性信息模型,并在此基础上提出一种可观测性语句覆盖评估算法.该算法采用变量的赋值与引用作为分析基础,计算效率大大提高,同时可以很容易地与其他考虑可控制性的覆盖准则相结合.实验结果表明,可观测性语句覆盖准则增强了语句覆盖准则的评估能力,同时与已有的可观测性语句覆盖评估方法相比,文中算法时间开销大大降低.

关键词：可观测性覆盖准则模拟

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一种基于子元组划分的快速两维包分类算法

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计算机研究与发展 2006年第10期43卷 1797-1803页

作者：刘彤李华伟李晓维宫曙光中国科学院计算技术研究所先进测试技术实验室中国科学院研究生院北京100049

包分类对于支持如防火墙、攻击检测、差分服务等网络应用有着重要的意义.研究人员对此做了大量研究.其中基于Srinivasan提出的元组空间思想的算法都存在着不能够通过预查找的方法直接定位匹配规则的元组的问题,因此此类算法的平均查找... 详细信息

包分类对于支持如防火墙、攻击检测、差分服务等网络应用有着重要的意义.研究人员对此做了大量研究.其中基于Srinivasan提出的元组空间思想的算法都存在着不能够通过预查找的方法直接定位匹配规则的元组的问题,因此此类算法的平均查找性能不稳定.针对两维包分类,提出了将元组划分为子元组的准则,满足准则的子元组可以根据3个独立的一维查找结果确定是否包含匹配规则,通过消除不必要的元组查找来提高查找速度和获得稳定的查找性能.

关键词：两维包分类元组子元组

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基于组合解压缩电路的多扫描链测试方法

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计算机研究与发展 2006年第6期43卷 1001-1007页

作者：董婕胡瑜韩银和李晓维中国科学院计算技术研究所先进测试技术实验室

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容... 详细信息

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数·实验结果表明,它能有效地降低测试数据量·此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点·

关键词：扫描设计测试数据量解压缩电路组合电路兼容

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SoC测试中低成本、低功耗的芯核包装方法

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计算机辅助设计与图形学学报 2006年第9期18卷 1397-1402页

作者：王伟韩银和胡瑜李晓维张佑生合肥工业大学计算机与信息学院合肥230009 中国科学院计算技术研究所先进测试技术实验室北京100080

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋... 详细信息

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.

关键词： SoC测试芯核包装电路不确定位扫描切片

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基于测试向量中不确定位的漏电流优化技术

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电子学报 2006年第2期34卷 282-286页

作者：王伟韩银和李晓维张佑生合肥工业大学计算机与信息学院安徽合肥230009 中国科学院计算技术研究所先进测试技术实验室北京100080

众所周知,CMO S电路测试时由漏电流引起的漏电流功耗在测试功耗中处于重要地位.降低测试时的漏电流对于延长需要周期性自测试的便携式系统电池寿命、提高测试的可靠性和降低测试成本都至关重要.文章首先分析了漏电流的组成,和与之相关... 详细信息

众所周知,CMO S电路测试时由漏电流引起的漏电流功耗在测试功耗中处于重要地位.降低测试时的漏电流对于延长需要周期性自测试的便携式系统电池寿命、提高测试的可靠性和降低测试成本都至关重要.文章首先分析了漏电流的组成,和与之相关的晶体管的堆栈效应.然后,我们提出了一种基于测试向量中不确定位(X位)、使用遗传算法优化集成电路测试时漏电流的方法.实验结果证明在组合电路和时序电路测试中该方法能够在不影响故障覆盖率的条件下,有效优化测试时电路的漏电流.

关键词：漏电流不确定位遗传算法

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无线传感器网络的广播时间同步算法

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计算机辅助设计与图形学学报 2006年第9期18卷 1432-1437页

作者：谷春江徐朝农张浩徐勇军李晓维西安交通大学电气工程及其自动化学院西安710049 合肥工业大学计算机与信息学院合肥230009 中国科学院计算技术研究所先进测试技术实验室北京100080

基于包交换机制,利用无线信道的广播特性和捎带技术减少同步报文个数;对包时间信息进行缓存并采用最小方差线性拟合方法平滑同步误差抖动.模拟结果表明,在Mica2上单跳平均同步精度达到约57μs.最后与类似算法进行了性能比较.

关键词：传感器网络时间同步时钟同步

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基于卷积编码的SOC测试响应压缩研究

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中国科学（E辑） 2006年第6期36卷 686-697页

作者：韩银和李华伟李晓维 AnshumanChandra 中国科学院计算技术研究所先进测试技术实验室北京100080 中国科学院研究生院北京100039 Synopsys Inc 700 E Middlefield Rd Mountain View CA 94043 USA

提出一种单输出压缩方法.首先提出了码率为n/(n?1)、距离为3的卷积码的设计规则,利用这些规则可得到卷积码的校验矩阵,该校验矩阵的实现电路即是能够提供单输出压缩的响应压缩电路.所设计的压缩电路可避免2个和任意奇数个错误位的混淆... 详细信息

提出一种单输出压缩方法.首先提出了码率为n/(n?1)、距离为3的卷积码的设计规则,利用这些规则可得到卷积码的校验矩阵,该校验矩阵的实现电路即是能够提供单输出压缩的响应压缩电路.所设计的压缩电路可避免2个和任意奇数个错误位的混淆、避免一个未知位(X位)对特征的掩盖.利用概率论分析了未知位掩盖效应.如果未知位分布具有聚簇特征,那么提出的多重量校验矩阵设计算法能够大大降低未知位的掩盖效应.最后用一些实验数据验证了所提出的压缩电路能够提供较强的未知位容忍能力和非常低的错误位混淆率.

关键词： SOC测试测试响应压缩卷积码错误位混淆率未知位掩盖

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一种嵌入式存储器的内建自修复机制

一种嵌入式存储器的内建自修复机制

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第四届中国测试学术会议