检索结果-内蒙古大学图书馆

计算机研究与发展 2006年第6期43卷 1001-1007页

作者：董婕胡瑜韩银和李晓维中国科学院计算技术研究所先进测试技术实验室

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容... 详细信息

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数·实验结果表明,它能有效地降低测试数据量·此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点·

关键词：扫描设计测试数据量解压缩电路组合电路兼容

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SoC测试中低成本、低功耗的芯核包装方法

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计算机辅助设计与图形学学报 2006年第9期18卷 1397-1402页

作者：王伟韩银和胡瑜李晓维张佑生合肥工业大学计算机与信息学院合肥230009 中国科学院计算技术研究所先进测试技术实验室北京100080

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋... 详细信息

提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.

关键词： SoC测试芯核包装电路不确定位扫描切片

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基于测试向量中不确定位的漏电流优化技术

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电子学报 2006年第2期34卷 282-286页

作者：王伟韩银和李晓维张佑生合肥工业大学计算机与信息学院安徽合肥230009 中国科学院计算技术研究所先进测试技术实验室北京100080

众所周知,CMO S电路测试时由漏电流引起的漏电流功耗在测试功耗中处于重要地位.降低测试时的漏电流对于延长需要周期性自测试的便携式系统电池寿命、提高测试的可靠性和降低测试成本都至关重要.文章首先分析了漏电流的组成,和与之相关... 详细信息

众所周知,CMO S电路测试时由漏电流引起的漏电流功耗在测试功耗中处于重要地位.降低测试时的漏电流对于延长需要周期性自测试的便携式系统电池寿命、提高测试的可靠性和降低测试成本都至关重要.文章首先分析了漏电流的组成,和与之相关的晶体管的堆栈效应.然后,我们提出了一种基于测试向量中不确定位(X位)、使用遗传算法优化集成电路测试时漏电流的方法.实验结果证明在组合电路和时序电路测试中该方法能够在不影响故障覆盖率的条件下,有效优化测试时电路的漏电流.

关键词：漏电流不确定位遗传算法

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一种有效的低功耗扫描测试结构——PowerCut

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计算机研究与发展 2007年第3期44卷 473-478页

作者：王伟韩银和胡瑜李晓维张佑生合肥工业大学计算机与信息学院合肥230009 中国科学院计算技术研究所先进测试技术实验室

扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构——PowerCut,通过对扫描链的修改,加入阻隔逻辑... 详细信息

扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构——PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗.

关键词：测试功耗阻隔逻辑控制单元扫描链

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无线传感器网络的广播时间同步算法

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计算机辅助设计与图形学学报 2006年第9期18卷 1432-1437页

作者：谷春江徐朝农张浩徐勇军李晓维西安交通大学电气工程及其自动化学院西安710049 合肥工业大学计算机与信息学院合肥230009 中国科学院计算技术研究所先进测试技术实验室北京100080

基于包交换机制,利用无线信道的广播特性和捎带技术减少同步报文个数;对包时间信息进行缓存并采用最小方差线性拟合方法平滑同步误差抖动.模拟结果表明,在Mica2上单跳平均同步精度达到约57μs.最后与类似算法进行了性能比较.

关键词：传感器网络时间同步时钟同步

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基于卷积编码的SOC测试响应压缩研究

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中国科学（E辑） 2006年第6期36卷 686-697页

作者：韩银和李华伟李晓维 AnshumanChandra 中国科学院计算技术研究所先进测试技术实验室北京100080 中国科学院研究生院北京100039 Synopsys Inc 700 E Middlefield Rd Mountain View CA 94043 USA

提出一种单输出压缩方法.首先提出了码率为n/(n?1)、距离为3的卷积码的设计规则,利用这些规则可得到卷积码的校验矩阵,该校验矩阵的实现电路即是能够提供单输出压缩的响应压缩电路.所设计的压缩电路可避免2个和任意奇数个错误位的混淆... 详细信息

提出一种单输出压缩方法.首先提出了码率为n/(n?1)、距离为3的卷积码的设计规则,利用这些规则可得到卷积码的校验矩阵,该校验矩阵的实现电路即是能够提供单输出压缩的响应压缩电路.所设计的压缩电路可避免2个和任意奇数个错误位的混淆、避免一个未知位(X位)对特征的掩盖.利用概率论分析了未知位掩盖效应.如果未知位分布具有聚簇特征,那么提出的多重量校验矩阵设计算法能够大大降低未知位的掩盖效应.最后用一些实验数据验证了所提出的压缩电路能够提供较强的未知位容忍能力和非常低的错误位混淆率.

关键词： SOC测试测试响应压缩卷积码错误位混淆率未知位掩盖

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数字电路测试压缩方法研究(英文)

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中国科学院研究生院学报 2007年第6期24卷 847-857页

作者：韩银和李晓维中国科学院计算技术研究所系统结构重点实验室先进测试技术实验北京100080 中国科学院研究生院北京100049

测试压缩可以在没有故障覆盖率损失的情况下,极大地降低测试时间和测试数据量,弥补了测试设备和芯片制造能力提升之间的差距,受到学术界和工业界的广泛关注.测试数据分为测试激励和测试响应2种,测试压缩也对应分为测试激励压缩和测试响... 详细信息

测试压缩可以在没有故障覆盖率损失的情况下,极大地降低测试时间和测试数据量,弥补了测试设备和芯片制造能力提升之间的差距,受到学术界和工业界的广泛关注.测试数据分为测试激励和测试响应2种,测试压缩也对应分为测试激励压缩和测试响应压缩2个方面.本文针对这2方面分别展开了研究.主要贡献包含:(1)提出了一种Variable-Tail编码.Variable-Tail是一种变长-变长的编码,对于X位密度比较高的测试向量能够取得更高的测试压缩率.实验数据表明,如结合测试向量排序算法,则使用Variable-Tail编码可以取得很接近于编码压缩理论上界的压缩效果(平均差距在1.26 %左右) ,同时还可以减少20 %的测试功耗.(2)提出了一种并行芯核外壳设计方法.研究发现了测试向量中存在着扫描切片重叠和部分重叠现象.当多个扫描切片重叠时,它们仅需要装载一次,这样就可以大大减少测试时间和测试数据量.实验结果表明,使用并行外壳设计,测试时间可以减少到原来的2/3 ,测试功耗可以减少到原来的1/15 .(3)提出了3X测试压缩结构.3X测试压缩结构包含了3个主要技术:X-Config激励压缩、X-Balance测试产生和X-Tolerant响应压缩.X-Config激励压缩提出了一个周期可重构的MUX网络.X-Balance测试产生综合考虑了动态压缩、测试数据压缩和扫描设计等因素,产生测试向量.它使用了回溯消除算法和基于确定位概率密度的扫描链设计算法,减少测试向量体积.X-Tolerant响应压缩提出了一种单输出的基于卷积编码的压缩电路.该压缩电路只需要一个数据,因此总能保证最大的压缩率.同时为了提高对X位的容忍能力,还提出了一个多权重的基本校验矩阵生成算法.