检索结果-内蒙古大学图书馆

Journal of Semiconductors 2005年第8期26卷 1656-1661页

作者：菅洪彦唐珏唐长文何捷闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

建立了标准CMOS工艺电感在片测试寄生参量模型.实验验证了相同频率时,信号线寄生的串联电阻、串联电感、并联电容与信号线的长度成正比.进而针对不同外径电感到焊盘之间信号线长度不同,采用相同去嵌入结构引起测量误差,不同的测试去嵌... 详细信息

建立了标准CMOS工艺电感在片测试寄生参量模型.实验验证了相同频率时,信号线寄生的串联电阻、串联电感、并联电容与信号线的长度成正比.进而针对不同外径电感到焊盘之间信号线长度不同,采用相同去嵌入结构引起测量误差,不同的测试去嵌入结构又大大增加芯片面积的问题,首次提出针对该信号线寄生参量的按比例缩放地屏蔽开路通路测试结构去嵌入解决方案.使用0.35μm两层多晶硅、四层互连线的CMOS工艺电感流片验证了该方法的有效性.

关键词：片上电感按比例缩放开路通路去嵌入在片测试

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一种新结构的判决反馈时序估计电路

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复旦学报（自然科学版） 2005年第6期44卷 983-988页

作者：吴新华任俊彦叶凡刘爱林复旦大学专用集成电路与系统国家重点实验室上海200433

千兆以太网的四维8状态网格编码提供了无干扰无噪声情况下的6 dB信噪比增益,判决反馈时序估计电路被用于消除后馈干扰、抑制噪声及译码.从信噪比与误码率、关键路径与速度及硬件复杂度等方面模拟比较了该电路的几种实现形式,提出了一种... 详细信息

千兆以太网的四维8状态网格编码提供了无干扰无噪声情况下的6 dB信噪比增益,判决反馈时序估计电路被用于消除后馈干扰、抑制噪声及译码.从信噪比与误码率、关键路径与速度及硬件复杂度等方面模拟比较了该电路的几种实现形式,提出了一种预均衡器与流水线并行判决反馈译码器的混合式结构,它能获取5.3 dB的信噪比增益从而降低误码率,并以合适的硬件代价达到协议规定的125 MHz速度要求,同时确定了利用这种混合结构实现判决反馈时序估计电路的主要设计参数.

关键词：半导体千兆以太网判决反馈时序估计混合结构信噪比增益误码率

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OFDM系统中Viterbi译码器的设计及FPGA验证

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复旦学报（自然科学版） 2005年第6期44卷 923-928,934页

作者：郑宇驰周晓方闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数.为了提高译码性能和译码速度,提出了一种改进的回溯算法.整个设计用Verilog语言编写,... 详细信息

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数.为了提高译码性能和译码速度,提出了一种改进的回溯算法.整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性.

关键词：半导体技术 Viterbi译码器正交频分复用现场可编程门阵列回溯

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CMOS组合电路开路故障的BIST探讨

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复旦学报（自然科学版） 2005年第1期44卷 95-100,117页

作者：谢波黄维康唐璞山复旦大学专用集成电路与系统国家重点实验室上海200433

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种... 详细信息

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种方法基于种子存储的自适应BIST方法,该方法充分利用开路故障的特征,实例验证表明能够在3×2n+1个时钟周期内完成对CMOS组合电路开路故障的测试,它在不用修改被测电路网络的前提下可对多开路故障达到完全的测试.

关键词：开路故障组合电路 CMOS BIST 跳变测试向量输入端时钟周期输出自适应

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Analysis and Optimum Design of Differential Inductors Using Distributed Capacitance Model

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Journal of Semiconductors 2005年第6期26卷 1077-1082页

作者：菅洪彦唐长文何捷闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

A distributed capacitance model for monolithic inductors is developed to predict the equivalently parasitical capacitances of the *** ratio of the self-resonant frequency (f SR) of the differential-driven symmetric inductor to the f SR of the single-ended driven inductor is firstly predicted and *** with a single-ended configuration,experimental data demonstrate that the differential inductor offers a 127% greater maximum quality factor and a broader range of operating *** differential inductors with low parasitical capacitance are developed and validated.

关键词： distributed capacitance model self-resonant frequency ratio quality factor differential inductor optimum design

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一种新体系结构、带Java功能的32位嵌入式微处理器设计

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小型微型计算机系统 2005年第1期26卷 90-95页

作者：徐科忻凌朱柯嘉闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

针对嵌入式系统设计了一个带 Java功能的 32位嵌入式微处理器 ,具有两种工作模式 ,支持本地 RISC指令集和 Java字节码两套指令系统 ,并能够在两种状态之间进行无缝的切换 .与现有的同类微处理器比较 ,性能有较大提高 .

关键词：嵌入式精简指令计算机流水线通用寄存器组 Java cache 堆栈折叠前推

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1.8V千兆以太网收发器低抖动时钟电路

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复旦学报（自然科学版） 2005年第1期44卷 155-160页

作者：陆平王彦李联郑增钰任俊彦复旦大学专用集成电路与系统国家重点实验室上海200433

采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18μm标准CMOS工艺、1.8V工作电压的锁相环,经过系统稳定性验证和spice仿真,125MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70ps左右的lo... 详细信息

采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18μm标准CMOS工艺、1.8V工作电压的锁相环,经过系统稳定性验证和spice仿真,125MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70ps左右的long term低抖动.同时,在3种不同工艺下施加0.1Vpeak peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000Base T,Δt=8ns/16=500ps,根据时钟恢复算法的仿真,较严格peak peak抖动要求约为(2%～3%)×baud=160～240ps).

关键词：时钟电路收发器抗抖动 spice仿真鉴频鉴相器电源噪声时钟恢复千兆以太网复算时钟输出

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一种用于多通道10 Gbit以太网接口的CMOS3.125 Gb/s接收器(英文)

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复旦学报（自然科学版） 2005年第6期44卷 941-946页

作者：黄林叶菁华郭淦陈一辉洪志良复旦大学专用集成电路与系统国家重点实验室上海200433

介绍了一种单片集成的3.125 Gb/s接收器的设计,它适用于IEEE 802.3ae四通道10 Gb/s以太网接口.电路采用了多相时钟结构和并行采样技术以降低电路速度要求.电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度.时... 详细信息

介绍了一种单片集成的3.125 Gb/s接收器的设计,它适用于IEEE 802.3ae四通道10 Gb/s以太网接口.电路采用了多相时钟结构和并行采样技术以降低电路速度要求.电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度.时钟数据恢复电路采用1/5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1:5解串功能,降低了电路功耗.电路采用0.18μm CMOS工艺设计和仿真,总体功耗为95 mW,625 MHz恢复时钟的输出抖动小于75 ps,电路在3.125 Gb/s的数据率和各种工艺角下工作正确.

关键词：接收器多相时钟发生器常跨导偏置鉴相器时钟数据恢复 1/5速率时钟

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DES密码电路的抗差分功耗分析设计

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Journal of Semiconductors 2005年第8期26卷 1646-1652页

作者：韩军曾晓洋汤庭鳌复旦大学专用集成电路与系统国家重点实验室上海200433

提出一种互补结构的寄存器电路设计方案,用于减小DES加密电路的差分功率信号,防御差分功耗分析.提出了一种误导攻击者的干扰电路,在保证加密电路安全等级的前提下,大幅度降低了电路的硬件开销.为节约成本与缩短设计周期,文中使用了一套... 详细信息

提出一种互补结构的寄存器电路设计方案,用于减小DES加密电路的差分功率信号,防御差分功耗分析.提出了一种误导攻击者的干扰电路,在保证加密电路安全等级的前提下,大幅度降低了电路的硬件开销.为节约成本与缩短设计周期,文中使用了一套高效的抗攻击电路的设计流程.

关键词：差分功耗分析互补结构抗攻击电路 DES

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一种采用开关阶跃电容的压控振荡器(上):调谐特性的理论分析

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Journal of Semiconductors 2005年第10期26卷 2010-2021页

作者：唐长文何捷闵昊复旦大学专用集成电路与系统国家重点实验室上海200433

针对采用阶跃可变电容的电感电容压控振荡器电路,本文提出了一种振荡器调谐特性的时域分析方法———周期计算技术.通过对电感电容谐振回路中电感的IV曲线分析,详细地阐述了阶跃可变电容能够实现线性压控的物理机理和本质.对差分调谐电... 详细信息

针对采用阶跃可变电容的电感电容压控振荡器电路,本文提出了一种振荡器调谐特性的时域分析方法———周期计算技术.通过对电感电容谐振回路中电感的IV曲线分析,详细地阐述了阶跃可变电容能够实现线性压控的物理机理和本质.对差分调谐电感电容压控振荡器的调谐特性也进行了详细的分析.SPICE电路仿真验证了调谐特性理论分析的正确性.

关键词：阶跃可变电容 MOS管可变电容开关阶跃电容电感电容压控振荡器振荡调谐曲线周期计算技术

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