检索结果-内蒙古大学图书馆

复旦学报（医学版） 2016年第4期43卷 385-392页

作者：白一禾秦兆宇贺福初丁琛复旦大学生物医学研究院医学系统生物学研究中心上海200032 北京国家蛋白质科学中心北京102206 复旦大学生命科学学院上海200438 蛋白质组学国家重点实验室北京蛋白质组研究中心北京放射医学研究所北京102206

目的研究HMG20A在肝细胞癌(hepatocellular carcinoma,HCC)发生发展和转移中的功能与机制。方法在不同转移能力和遗传背景的肝癌细胞Huh7和HCCLM3中分别构建HMG20A过表达和敲低稳定株,通过实时定量PCR(real time quantitative PCR,qPCR... 详细信息

目的研究HMG20A在肝细胞癌(hepatocellular carcinoma,HCC)发生发展和转移中的功能与机制。方法在不同转移能力和遗传背景的肝癌细胞Huh7和HCCLM3中分别构建HMG20A过表达和敲低稳定株,通过实时定量PCR(real time quantitative PCR,qPCR)验证过表达和敲低该基因的效果。用CCK8试剂盒检测HMG20A对肝癌细胞增殖能力的影响,利用Transwell小室分析HMG20A调控肝癌细胞转移的能力。借助Western blot和qPCR分析HMG20A调控肝癌增殖和转移的机制。结果体外实验表明,HMG20A能够促进肝癌细胞的体外增殖和迁移,显著上调促分裂原活化蛋白激酶(mitogen-activated protein kinase,MAPK)通路中p38(p38 MAPK)、细胞外调节蛋白激酶(extracellular regulated protein kinase,ERK)的活性和表达水平,同时上皮间充质转化(epithelial-mesenchymal transition,EMT)的标志物Vimentin、抗平滑肌抗体(anti-smooth muscle antibody,alpha-SMA)、N-cadherin受到显著的正调控,E-cadherin受到显著负调控。结论 HMG20A可能通过促进EMT进程和MAPK通路促进肝癌细胞的体外增殖与迁移。

关键词：肝癌 HMG20A 转移促分裂源活化蛋白激酶上皮间充质转化

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带DLL反馈的延迟内插法TDC在FPGA上的实现

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复旦学报（自然科学版） 2015年第1期54卷 79-84页

作者：邵琦周灏来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

本文设计了在FPGA上实现的一款带全数字的延时锁定环（DLL）反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温（-55-125℃）测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工... 详细信息

本文设计了在FPGA上实现的一款带全数字的延时锁定环（DLL）反馈的TDC电路,该TDC采用了延迟内插法延迟链结构.解决了利用FPGA配置电路对FPGA内部开关参数进行高低温（-55-125℃）测试的问题.延迟链选择的是FPGA中快速进位链,在0.18μm工艺FPGA上,分辨率在25℃下能达到167 ps.与另外一种在反熔丝结构FPGA上实现的TDC相比,分辨率在0℃,25℃,50℃分别提高了16.8％,16.5％,16.7％.在相同温度下,分辨率的变化基本保持一致,但反熔丝FPGA上的TDC需要对编码链进行反复的调整,而本文的TDC通过DLL锁定就可以完成对延迟链的调整,大大减小了开发和设计的时间和成本.

关键词：现场可编程门阵列时间数字转换延迟内插法数字延时锁定环

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一种应用于全数字锁相环的时间数字转换器设计

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复旦学报（自然科学版） 2015年第2期54卷 168-174,183页

作者：高源培李巍复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通... 详细信息

设计了一个应用于全数字锁相环的时间数字转换器(TDC).该时间数字转换器具有两种工作模式——粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器(Vernier GRO)构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.

关键词：时间数字转换器游标门控环形振荡器全数字锁相环

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一种基于电路划分的模拟电路IP核保护算法

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复旦学报（自然科学版） 2015年第5期54卷 559-568页

作者：谢敏杨帆曾璇复旦大学专用集成电路与系统国家重点实验室上海201203

提出了一种基于电路划分的模拟电路IP核保护算法.首先将模拟电路建模成带权超图,利用最大割划分算法进行划分,通过对割边线网进行加密,从而扰乱模拟电路的拓扑结构.通过对典型的模拟电路进行实验验证和理论分析,本算法可以有效保护模拟... 详细信息

提出了一种基于电路划分的模拟电路IP核保护算法.首先将模拟电路建模成带权超图,利用最大割划分算法进行划分,通过对割边线网进行加密,从而扰乱模拟电路的拓扑结构.通过对典型的模拟电路进行实验验证和理论分析,本算法可以有效保护模拟电路IP核的内容,不影响版图制作和后端功能验证,同时对仿真性能和面积开销的影响也在可接受的范围.

关键词： IP核保护模拟电路电路划分最大割

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65nm FPGA中基于位宽选择的高速Block RAM设计

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复旦学报（自然科学版） 2015年第1期54卷 85-90,97页

作者：陈丹王健张昕睿来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS... 详细信息

针对高性能现场可编程门阵列(FPGA)应用中数据存储交换的高速、多种位宽配置需求,本文设计了一种基于数据位宽可调整的高速Block RAM,并将其嵌入自主研发的FPGA芯片中.在该FDP15芯片中,Block RAM采用65nm的1P10M层金属,核电压1.2VCMOS工艺技术,可以实现1bit×16k,2bits×8k,4bits×4k不带校验位和9bits×2k,18bits×1k,36bits×512带有校验位的6种位宽选择模式,3种写入模式的双端口独立工作.文中针对位宽配置选择功能提出了一种单元可重复的电路结构,同时采用模拟位线延迟反馈机制实现了Block RAM较高的工作频率.流片测试的结果表明Block RAM可以实现真正的双端口独立工作,其6种位宽模式和3种写入模式功能正确,开关参数延迟可以达到2.25ns,与Xilinx同等功能、规模的芯片Virtex-4中内嵌Block RAM相比,性能接近.

关键词：现场可编程门阵列块随机存储器位宽可配置延迟反馈

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一种应用于全数字锁相环的小数分频器设计

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复旦学报（自然科学版） 2015年第2期54卷 148-155,167页

作者：赵远新李巍复旦大学专用集成电路与系统国家重点实验室上海201203

文章针对宽带全数字锁相环（All-Digital Phase-Locked Loop,ADPLL）架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变... 详细信息

文章针对宽带全数字锁相环（All-Digital Phase-Locked Loop,ADPLL）架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32-127,输入频率为1.8-3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.

关键词：全数字锁相环小数分频器可变延时单元

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一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计

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复旦学报（自然科学版） 2015年第2期54卷 184-189页

作者：周浩沈骁樱陈迟晓叶凡任俊彦复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,... 详细信息

设计了一款低功耗12bit 100MS/s流水线逐次逼近型模数转换器(Pipelined SAR ADC),提出了一种第二级子模数转换器时间交织的结构,改善了模数转换器的采样率;优化Pipelined SAR ADC前后级子ADC的位数关系,同时结合半增益运算放大器技术,降低了运放的设计难度,减小了运放的功耗.本设计是在TSMC65nm LP工艺下设计实现的,在电源电压为1.2V,采样率为100MS/s,输入信号为49.1MHz时,此ADC可达到69.44dB的信噪比(SNDR)和74.04dB的无杂散动态范围(SFDR),功耗为8.6mW.

关键词：模数转换器流水线逐次逼近低功耗

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一种新型X波段5bit本振移相器设计

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复旦学报（自然科学版） 2015年第2期54卷 156-167页

作者：陈昌铭李巍李宁复旦大学专用集成电路与系统国家重点实验室上海201203

设计了一种应用于X波段本振移相的新型矢量合成移相器,该新型矢量合成移相器主要由4个3bit的子移相器组成,可以实现5bit的移相精度.该移相器降低了对可变增益放大器（Variable Gain Amplifier,VGA）的精度要求.可变增益放大器的可变增... 详细信息

设计了一种应用于X波段本振移相的新型矢量合成移相器,该新型矢量合成移相器主要由4个3bit的子移相器组成,可以实现5bit的移相精度.该移相器降低了对可变增益放大器（Variable Gain Amplifier,VGA）的精度要求.可变增益放大器的可变增益通过一组开关控制增益单元来实现,从而避免了传统正交矢量合成移相器中VGA偏置电流改变造成的线性度波动和漏源波动问题,故应用于本振移相时可以实现较小的移相增益误差和相位误差.为了验证该移相器的本振移相性能,设计了一个混频器作为测试电路.本设计采用0.13μm CMOS工艺实现,电源电压为1.2V.测试结果表明,在9-12GHz内,混频器在本振移相器驱动下的平均转换增益为-0.5-7dB,移相器的移相精度为5bit,均方根增益误差最大值为0.8dB,均方根相位误差最大值为4°.直流功耗为40mW.

关键词：移相器矢量合成混频器本振移相 CMOS

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基于关键路径的FPGA时序电路最大工作频率测试方法

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复旦学报（自然科学版） 2015年第6期54卷 706-712,720页

作者：袁靖茹杨震刘威王健来金梅复旦大学专用集成电路与系统国家重点实验室上海201203

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test... 详细信息

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.

关键词： FPGA 时序电路最大工作频率内建自测试关键路径抽取

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一种应用于K波段的宽锁定范围的CMOS注入锁定三倍频器

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复旦学报（自然科学版） 2015年第6期54卷 728-733页

作者：王炜李巍复旦大学专用集成电路与系统国家重点实验室上海201203

对传统的注入锁定三倍频器（ILFT）进行改进,提出了一种应用于K波段的注入锁定三倍频器,该注入锁定三倍频器在传统结构的基础上加上两个旁路电流源,在不牺牲功耗的前提下,提高了三次谐波的注入效率,解决了传统结构中存在的锁定范围和功... 详细信息

对传统的注入锁定三倍频器（ILFT）进行改进,提出了一种应用于K波段的注入锁定三倍频器,该注入锁定三倍频器在传统结构的基础上加上两个旁路电流源,在不牺牲功耗的前提下,提高了三次谐波的注入效率,解决了传统结构中存在的锁定范围和功耗的折中问题.该注入锁定三倍频器采用TSMC 130nm工艺进行设计,电源电压1.2V,仿真结果表明在输入信号功率为2dBm时,锁定范围为5.1 GHz,工作范围是21.0~26.1GHz,最大功耗为7.8mW.

关键词： K波段注入锁定三倍频器三次谐波注入效率

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